manbetx官方网站

opebet平台据悉FPGA的星星点点状态机浅析。基于FPGA的一定量状态机浅析。

九月 30th, 2018  |  中超

  前言:状态机大法好,状态机几乎可兑现全方位时序逻辑电路。

  前言:状态机大法好,状态机几乎可兑现所有时序逻辑电路。

有数状态机(Finite State Machine,
FSM),根据状态机的输出是否和输入有关,可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关与Mealy型状态机不仅同现态有关,也跟输入有关,所以会见蒙输入的侵扰,可能会见有毛刺(Glith)的场面,所以我们便采取的是Moore型状态机。

有数状态机(Finite State Machine,
FSM),根据状态机的出口是否跟输入有关,可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关与Mealy型状态机不仅与现态有关,也同输入有关,所以会惨遭输入的扰乱,可能会见来毛刺(Glith)的观,所以我们普通采用的凡Moore型状态机。

        
状态机的编码,二进制编码(Binary),格雷码编码(Gray-code),独热码(One-hot)。不同的编码方式是防在状态转移中生突变,使得状态转移更为稳定,系统更可靠,但是一般状态下我们一直以的凡二进制进行编码,除非系统对稳定以及状态编码有特殊要求。

        
状态机的编码,二上前制编码(Binary),格雷码编码(Gray-code),独热码(One-hot)。不同之编码方式是防备以状态转移中有剧变,使得状态转移更为稳定,系统更加可靠,但是普通情况下我们一直使用的是二进制进行编码,除非系统针对平安与状态编码有特殊要求。

         状态机的叙述,一段式、二段式、三段式。

         状态机的讲述,一段式、二段式、三段式。

一段式状态机,将整合逻辑和时序逻辑混合在一起,这样的写法对于逻辑简单的状态机来说还是可以以的,但是于复杂的逻辑就是非引进了,如果状态复杂呢会见爱错,而且一个always块被信号太多吗不便利保护与改动。

一段式状态机,将成逻辑和时序逻辑混合在一起,这样的写法对于逻辑简单的状态机来说还是得动用的,但是对复杂的逻辑就是不推荐了,如果状态复杂呢会善失误,而且一个always块被信号太多吗不便利保护和修改。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM one segment
 6 reg     [3:0]    state;
 7 always @(posedge clk or negedge rst_n)begin
 8     if(!rst_n)
 9         state <= S0;
10     else begin
11         case(state)
12         S0:
13         S1:
14         S2:
15         .
16         .
17         .
18         default:
19         endcase 
20     end
21 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM one segment
 6 reg     [3:0]    state;
 7 always @(posedge clk or negedge rst_n)begin
 8     if(!rst_n)
 9         state <= S0;
10     else begin
11         case(state)
12         S0:
13         S1:
14         S2:
15         .
16         .
17         .
18         default:
19         endcase 
20     end
21 end

少数段式状态机也是相同种常用之写法,它将做逻辑和时序逻辑区分出,第一段子负责状态的易,第二截是组成逻辑赋值,但是这种写法的瑕疵是,组合逻辑较容易出毛刺等周边问题,关于做逻辑较容易产生毛刺原因,下文会提到。

少段式状态机也是均等栽常用之写法,它把做逻辑和时序逻辑区分出,第一段子负责状态的转换,第二段是成逻辑赋值,但是这种写法的瑕疵是,组合逻辑较容易有毛刺等大规模问题,关于做逻辑较容易发生毛刺原因,下文会提到。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM two segment
 6 reg     [3:0]    pre_state;
 7 reg     [3:0]    next_state;
 8 //--------------------------------------
 9 //FSM one
10 always @(posedge clk or negedge rst_n)begin
11     if(!rst_n)
12         pre_state <= S0;
13     else 
14         pre_state <= next_state;
15 end
16 
17 //FSM two
18 always    @(*)begin
19     case(pre_state)
20     S0:
21     S1:
22     S2:
23     .
24     .
25     .
26     default:;
27     endcase
28 
29 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM two segment
 6 reg     [3:0]    pre_state;
 7 reg     [3:0]    next_state;
 8 //--------------------------------------
 9 //FSM one
10 always @(posedge clk or negedge rst_n)begin
11     if(!rst_n)
12         pre_state <= S0;
13     else 
14         pre_state <= next_state;
15 end
16 
17 //FSM two
18 always    @(*)begin
19     case(pre_state)
20     S0:
21     S1:
22     S2:
23     .
24     .
25     .
26     default:;
27     endcase
28 
29 end

三段式状态机就可比好的化解一段二段的阙如,我哉是较推荐的写法,第一段子以时序逻辑负责状态转移,第二截组合逻辑负责数据赋值,第三段时序逻辑负责输出,代码层次分明,容易保障,时序逻辑的输出解决了两段式写法被成逻辑的毛刺问题。但是资源消耗会多片,此外,三段式从输入到输出会比一段式和二段式延迟一个钟周期。在挥洒状态机的早晚,一定要事先规划好状态转移图,将具有的状态都考虑到,避免状态上死循环,或者过到偏离态。

三段式状态机就好于好之解决一截二截的欠缺,我为是比较推荐的写法,第一段落用时序逻辑负责状态转移,第二段子组合逻辑负责数据赋值,第三截时序逻辑负责输出,代码层次分明,容易保障,时序逻辑的输出解决了两段式写法中结成逻辑的毛刺问题。但是资源消耗会多有,此外,三段式从输入到输出会比一段式和二段式延迟一个时钟周期。在开状态机的时,一定要是先期计划好状态转移图,将拥有的状态且考虑到,避免状态上死循环,或者超越到偏离态。

 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM three segment
 6 //--------------------------------------
 7 //FSM one
 8 always @(posedge clk or negedge rst_n)begin
 9     if(!rst_n)
10         pre_state <= S0;
11     else 
12         pre_state <= next_state;
13 end
14 
15 //FSM two
16 always    @(*)begin
17     case(pre_state)
18     S0:
19     S1:
20     S2:
21     .
22     .
23     .
24     default:;
25     endcase
26 end
27 
28 //FSM three
29 always    @(posedge clk or negedge rst_n)begin
30     if(!rst_n)
31         dout <= 'b0;
32     else begin
33         case(pre_state)
34         S0:    
35         S1:
36         S2:
37         .
38         .
39         .
40         default:;
41         endcase
42     end
43 end
 1 //状态参数声明
 2 parameter     S0    =    4'b0000,
 3             S1    =    4'b0001,
 4             s2    =    4'b0010;
 5 //FSM three segment
 6 //--------------------------------------
 7 //FSM one
 8 always @(posedge clk or negedge rst_n)begin
 9     if(!rst_n)
10         pre_state <= S0;
11     else 
12         pre_state <= next_state;
13 end
14 
15 //FSM two
16 always    @(*)begin
17     case(pre_state)
18     S0:
19     S1:
20     S2:
21     .
22     .
23     .
24     default:;
25     endcase
26 end
27 
28 //FSM three
29 always    @(posedge clk or negedge rst_n)begin
30     if(!rst_n)
31         dout <= 'b0;
32     else begin
33         case(pre_state)
34         S0:    
35         S1:
36         S2:
37         .
38         .
39         .
40         default:;
41         endcase
42     end
43 end

        
如下图,我通过一个实例来证实一下状态机的用。下面是一个列检测状态转移图,检测是的使1101斯行列,我们为这班的检测序列是11101
1101这同一拧数据。在此行列检测器中,我们允许利用重复位。也就是说,前一个“1101”最后一员之1得当作后一个“1101”序列的起始位。如果不允许再为位,只待用S4到S2的转移替换成S4到S1即可。

        
如下图,我透过一个实例来证实一下状态机的使用。下面是一个排检测状态转移图,检测是的使1101之行列,我们于这个班的检测序列是11101
1101马上无异串数据。在这队列检测器中,我们允许下更位。也就是说,前一个“1101”最后一各之1可当作后一个“1101”序列的起始位。如果未允再次为位,只待将S4到S2的换替换成S4暨S1即可。

opebet平台 1

opebet平台 2

        
首先,从出口状态S0开始检测,当S0检测到1时越到S1,否则跳回S0,S1检测及1态跳到S2,否则跳回S0,S2检测到0状态跳到S3,否则还待在S2状态,因为此处我们的检测序列允许再次复位,所以S1检测到的1跟S2检测及之1封存,不放弃作为一下组1101底眼前少各类,所以只有待连续检测下同样各项数据即可。S3、S4的状态同样软类似推。这里选出着只例是以证明状态机的状态跳转,在咱们实在的设计中这种气象为是会见遇见的。

        
首先,从出口状态S0开始检测,当S0检测到1时逾到S1,否则跳回S0,S1检测到1状态跳到S2,否则跳回S0,S2检测到0状态跳到S3,否则还停留在S2状态,因为这边我们的检测序列允许再复位,所以S1检测到之1及S2检测及之1保留,不放弃作为一下组1101的面前片各,所以只待后续检测下一致个数据即可。S3、S4的状态一样糟类似推。这里选出在只例子是为着求证状态机的状态跳转,在咱们其实的宏图受到这种情景吗是会遇到的。

        
在运用状态机来描述时序电路的时,首先应当做的是画画来状态转移图,然后根据状态跳转来叙述代码,最后就是会事半功倍。这段序列检测的代码我也粘出来。当然就就是行检测的一个采取了,我前面为说了状态机机会可实现一体的时序电路。如果您遇见实在不好解决的计划,那么是时段,你尽管好考虑一下使用状态机了。

        
在用状态机来描述时序电路的当儿,首先应当做的凡打起状态转移图,然后因状态跳转来叙述代码,最后就会事半功倍。这段序列检测的代码我吧贴出。当然这单是排检测的一个利用了,我前吧说了状态机机会可以兑现一体的时序电路。如果你遇上实在不好解决之宏图,那么这个时候,你虽足以考虑一下使用状态机了。

 1 module state(
 2     input                 mclk, 
 3     input                rst_n,
 4     input                din,
 5     output     reg         dout;
 6     );
 7      
 8 parameter         s0 = 3'b000,
 9                 s1 = 3'b001,
10                 s2 = 3'b010,
11                 s3 = 3'b011,
12                 s4 = 3'b100;//状态
13 //此为三段式状态机,还有一段式状态机,二段式状态机            
14 reg [2:0] present_state, next_state;
15 //用摩尔状态机设计1011序列检测器
16 //状态寄存器
17 always @(posedge mclk or negedge rst_n)
18 begin
19     if(!rst_n)
20         present_state <= s0;
21     else 
22         present_state <= next_state;
23 end
24 
25 //状态转换模块
26 always @(*)
27 begin
28     case(present_state)
29     s0: if(din==1)
30             next_state = s1;
31          else 
32             next_state = s0;
33     s1: if(din==0)
34             next_state = s2;
35         else 
36             next_state = s1;
37     s2: if(din==1)
38             next_state = s3;
39         else 
40             next_state = s0;
41     s3: if(din==1)
42             next_state = s4;
43         else 
44             next_state = s2;
45     s4: if(din==0)
46             next_state = s2;
47         else 
48             next_state = s1;
49     default: next_state = s0;
50     endcase
51 end
52 
53 always @(posedge clk or negedge rst_n)begin
54     if(!rst_n)
55         dout <= 1'b0;
56     else if(present_state ==s4)
57         dout <= 1'b1;
58     else
59         dout <= 1'b0;
60 end
61      
62
63 endmodule
 1 module state(
 2     input                 mclk, 
 3     input                rst_n,
 4     input                din,
 5     output     reg         dout;
 6     );
 7      
 8 parameter         s0 = 3'b000,
 9                 s1 = 3'b001,
10                 s2 = 3'b010,
11                 s3 = 3'b011,
12                 s4 = 3'b100;//状态
13 //此为三段式状态机,还有一段式状态机,二段式状态机            
14 reg [2:0] present_state, next_state;
15 //用摩尔状态机设计1011序列检测器
16 //状态寄存器
17 always @(posedge mclk or negedge rst_n)
18 begin
19     if(!rst_n)
20         present_state <= s0;
21     else 
22         present_state <= next_state;
23 end
24 
25 //状态转换模块
26 always @(*)
27 begin
28     case(present_state)
29     s0: if(din==1)
30             next_state = s1;
31          else 
32             next_state = s0;
33     s1: if(din==0)
34             next_state = s2;
35         else 
36             next_state = s1;
37     s2: if(din==1)
38             next_state = s3;
39         else 
40             next_state = s0;
41     s3: if(din==1)
42             next_state = s4;
43         else 
44             next_state = s2;
45     s4: if(din==0)
46             next_state = s2;
47         else 
48             next_state = s1;
49     default: next_state = s0;
50     endcase
51 end
52 
53 always @(posedge clk or negedge rst_n)begin
54     if(!rst_n)
55         dout <= 1'b0;
56     else if(present_state ==s4)
57         dout <= 1'b1;
58     else
59         dout <= 1'b0;
60 end
61      
62
63 endmodule

        
在状态机的筹划被,一段式状态机用时序逻辑,二段式状态机第一段落用时先后逻辑,第二段子用整合逻辑,三段式状态机第一截用时先后逻辑,第二段用整合逻辑,第三段落用时先后逻辑。我以筹划之时刻,尝试把第二截写成时序逻辑,最终结出并从未影响,时序逻辑随时钟变化,组合逻辑是一直赋值,所以于第三截状态机进行输出时,输出结果自然是平稳之,但是这么见面限制fmax。如果就此时先后逻辑的主频率过强的话,可能无设第二段组合逻辑赋值来的长治久安,这里虽还用考虑到时序分析了,暂且不谈。这里还待领取的是下三段式状态机相较于一致段落二段式,会延迟一个时钟周期输出,就是坐第三截用了时序逻辑的由来。

        
在状态机的宏图被,一段式状态机用时序逻辑,二段式状态机第一段落用时先后逻辑,第二段子用整合逻辑,三段式状态机第一截用时先后逻辑,第二段用做逻辑,第三段落用时先后逻辑。我以统筹之早晚,尝试把第二截写成时序逻辑,最终结出并没影响,时序逻辑随时钟变化,组合逻辑是直接赋值,所以在第三截状态机进行输出时,输出结果自然是平静之,但是如此见面限制fmax。如果因此时先后逻辑的主频率过大的话,可能未若第二截组合逻辑赋值来之稳定性,这里就还欲考虑到时序分析了,暂且不讲。这里还得取的是运用三段式状态机相较于一致段落二段式,会推迟一个时钟周期输出,就是因第三截用了时序逻辑的因。

        
既然谈状态机的当儿,说交了组合逻辑会产生毛刺的场景,那么这里就顺便整理一下,为什么做逻辑会产生毛刺,组合逻辑的冒险与竞争分析。

        
既然谈状态机的时节,说到了做逻辑会产生毛刺的面貌,那么这里虽顺手整理一下,为什么做逻辑会产生毛刺,组合逻辑的冒险与竞争分析。

        
竞争(Competition)在整合逻辑电路中,某个输入变量通过个别长达或少长长的以上之路子传至输出端,由于每条路延迟时间不同,到达输出门的工夫虽有先有后,这种状况叫做竞争。把非见面出错误输出的竞争的景叫做非临界竞争。把有小的或永久性错误输出的竞争状况叫做临界竞争。

        
竞争(Competition)在整合逻辑电路中,某个输入变量通过个别漫漫或少于漫漫以上之路传至输出端,由于各条路径延迟时间不同,到达输出门的时日就有先有后,这种气象叫做竞争。把不见面时有发生错误输出的竞争之景象叫做非临界竞争。把发生小的要么永久性错误输出的竞争状况叫做临界竞争。

铤而走险(risk)信号在器件内部通过连线与逻辑单元时,都发必然的延时。延时的深浅及连线的长短和逻辑单元的数额有关,同时还吃器件的打造工艺、工作电压、温度等原则的熏陶。信号的轻重电平转换为得一定的连接时间。由于存在即有限上面因素,多行程信号的电平值发生变化时,在信号变化之一刹那,组合逻辑的输出有先后顺序,并无是又转,往往会面世有免正确的极端信号,这些极信号称”毛刺”。如果一个做逻辑电路中起”毛刺”出现,就证明该电路存在冒险

铤而走险(risk)信号在器件内部通过连线与逻辑单元时,都出肯定的延时。延时底高低和连线的长和逻辑单元的多寡有关,同时还深受器件的造作工艺、工作电压、温度等标准的影响。信号的高低电平转换为用一定的接入时间。由于是就简单方因素,多程信号的电平值发生变化时,在信号变化之一瞬间,组合逻辑的输出有先后顺序,并无是还要转,往往会出现局部不科学的终端信号,这些极信号称”毛刺”。如果一个结合逻辑电路中生”毛刺”出现,就证实该电路存在冒险

竞争冒险(Competition
risk)产生原因:由于延迟时间的存,当一个输入信号通过差不多漫漫路传送后以更聚集到有门及,由于不同途径上门的级数不同,或者门电路延迟时间的别,导致达会合点的年华有先有后,从而有瞬间底失实输出。

竞争冒险(Competition
risk)产生原因:由于延迟时间的是,当一个输入信号通过多久路子传送后还要复集结到某某门上,由于不同途径上门的级数不同,或者门电路延迟时间的区别,导致达会合点的工夫有先有后,从而有瞬间之不当输出。

      
首先看下这个电路,使用了零星单逻辑门,一个非门和一个同门,本来当优质图景下F的输出应该是直接平稳的0输出,但是事实上每个门电路从输入到输出是早晚会发时间推迟的,这个时刻通常称为电路的开关延迟。而且打工艺、门的品类还做时轻微的工艺偏差,都见面招这个开关延迟时间的转移。

      
首先看下这个电路,使用了区区个逻辑门,一个非门和一个跟法家,本来当理想图景下F的出口应该是一直平稳的0输出,但是事实上每个门电路从输入到输出是必定会生出工夫推的,这个时刻便称为电路的开关延迟。而且制作工艺、门的类型还做时轻微的工艺偏差,都见面挑起这个开关延迟时间的转移。

opebet平台 3

opebet平台 4

opebet平台 5

opebet平台 6

        
实际上要算上非门的缓的口舌,那么F最后就是见面生出毛刺。信号由于由不同途径传输上某平等集合合点的时空有先有后的面貌,就称为竞争,由于竞争状况所引的电路输出发生瞬间不当的观,就称冒险,所以在设计着我们若留意避免此情景,最简易的免方式是尽可能使用时序逻辑同步输出。

        
实际上只要算上非门的推移的口舌,那么F最后就会见出毛刺。信号由于由不同途径传输上某一样会合合点的时间有先有后的场景,就称为竞争,由于竞争状况所招的电路输出发生瞬间错误的气象,就叫冒险,所以于设计着我们只要顾避免此现象,最简易的避免方式是不择手段采用时序逻辑同步输出。

     
这首状态机和整合逻辑的铤而走险竞争就聊到此地,下次我们随后说时先后逻辑的孤注一掷竞争。

     
这篇状态机和烧结逻辑的孤注一掷竞争就聊及此地,下次咱们随后说经常先后逻辑的孤注一掷竞争。

 

 

参考资料:百度百科,冒险竞争、《FPGA设计技术及案例开发详解》、《FPGA数字逻辑设计教程——Verilog》、《深入浅出玩转FPGA》等网络文章。

参考资料:百度百科,冒险竞争、《FPGA设计技术及案例开发详解》、《FPGA数字逻辑设计教程——Verilog》、《深入浅出玩转FPGA》等网络文章。

opebet平台 7

opebet平台 8

 

 

转载请注明出处:NingHeChuan(宁河川)

转载请注明出处:NingHeChuan(宁河川)

私家微信订阅号:开源FPGANingHeChuan

私微信订阅号:开源FPGANingHeChuan

苟你想这收到个人做之博文推送,可以扫描左边二维码(或者加上论识别二维码)关注个人微信订阅号

若果你想及时吸纳个人创作之博文推送,可以扫描左边二维码(或者加上论识别二维码)关注个体微信订阅号

知乎ID:NingHeChuan

知乎ID:NingHeChuan

微博ID:NingHeChuan

微博ID:NingHeChuan

原稿地址:http://www.cnblogs.com/ninghechuan/p/7898297.html

原稿地址:http://www.cnblogs.com/ninghechuan/p/7898297.html

 

 

标签:, ,

Your Comments

近期评论

    功能


    网站地图xml地图